Добавить компанию

Глава 1: Технологический ландшафт и архитектурный сдвиг во встраиваемых системах

Внедрение Физического ИИ (Physical AI) и децентрализация вычислений

Встраиваемые системы вошли в фазу глубокой децентрализации вычислений, известную как модель «Осьминога» (Octopus Model). Вместо традиционной отправки сырых данных с датчиков в центральное облако или на мощный хост-процессор, периферийные узлы (сенсоры, исполнительные механизмы, камеры) осуществляют локальную обработку данных и принимают автономные решения. Этот тренд получил название Физического ИИ (Physical AI) и TinyML. Локальный анализ позволяет свести задержки к минимуму (менее 10 мс), исключить затраты на постоянный трафик в облако, защитить конфиденциальные данные пользователей и обеспечить работоспособность системы при полном отсутствии сетевого подключения.

Математический аппарат Edge AI базируется на глубоком совместном проектировании алгоритмов и аппаратуры (algorithm-hardware co-design). Перенос нейросетевых моделей на микроконтроллеры с жесткими ограничениями по памяти (часто менее 256 КБ SRAM) требует применения агрессивных методов оптимизации:

Квантование (Quantization): Снижение разрядности весов и активаций нейросети с плавающей запятой (FP32) до целочисленных форматов фиксированной точности (INT8, INT4). Методы квантования при обучении (Quantization-Aware Training — QAT) позволяют снижать разрядность до 2 бит с минимальной потерей качества распознавания.
Прунинг (Pruning): Удаление избыточных связей, весов или целых каналов нейросети. Применение алгоритмов структурированного аппаратного прунинга (например, SHARP — Structured Hardware-Aware Reductive Pruning) позволяет достичь 50\% разреженности матриц при сохранении полной загрузки SIMD-ускорителей.
Дистилляция знаний (Knowledge Distillation): Перенос накопленных знаний из тяжелых «моделей-учителей» в ультракомпактные «модели-ученики», оптимизированные под микроконтроллерные ядра.

Аппаратная поддержка таких вычислений обеспечивается новейшими микроконтроллерами со встроенными нейропроцессорными модулями (NPU), например, ядрами ARM Cortex-M85 в связке с ускорителем Ethos-U85, а также кастомными ускорителями на базе программируемой логики.

Энергетическая автономность и концепция Battery-Free

Рост плотности распределенных датчиков Интернета вещей (IoT) делает регулярное обслуживание и замену батарей экономически нерентабельными. В 2026 году ключевым трендом стало проектирование встраиваемых систем с ультранизким энергопотреблением и поддержка сбора энергии из окружающей среды (Energy Harvesting). Датчики улавливают микромощности от температурных градиентов (термоэлектрические генераторы), вибраций оборудования (пьезоэлектрические преобразователи) или падающего света (микрофотоэлектрические ячейки).

Инженерные методы реализации концепции Battery-Free включают :

Событийно-ориентированное исполнение (Event-Driven Processing): Микроконтроллер находится в режиме глубокого сна (Deep Sleep) с токами утечки порядка единиц наноампер и активируется внешним аппаратным прерыванием только при возникновении физического события (например, превышение порога вибрации).
Динамическое масштабирование напряжения и частоты (DVFS): Снижение тактовой частоты до минимально допустимой под текущую вычислительную задачу, что пропорционально снижает динамическое энергопотребление чипа.
Энергоэффективные стеки связи: Передача данных пакетами ультракороткой длительности по протоколам BLE, NB-IoT или LoRaWAN. Локальная обработка TinyML позволяет сократить время работы радиопередатчика на 70--80\%, так как устройство передает только классифицированные события или тревожные маркеры вместо непрерывного потока сырых данных.

Экспансия архитектуры RISC-V и гетерогенные SoC

Проприетарные архитектуры продолжают уступать позиции открытой спецификации наборов инструкций RISC-V. RISC-V дает разработчикам аппаратную независимость (hardware sovereignty), исключает лицензионные отчисления и позволяет создавать специализированные расширения инструкций под конкретные алгоритмические задачи. Стартапы активно проектируют кастомные AI-ускорители и контроллеры с расширениями векторной математики и специализированными инструкциями для ускорения криптографии или обработки сигналов.

Одновременно на уровне кремния доминируют гетерогенные системы на кристалле (Heterogeneous SoCs), объединяющие разнородные вычислительные домены:

Энергоэффективные ядра реального времени (например, ARM Cortex-M4/M7) для детерминированного контроля и работы с датчиками.
Производительные ядра общего назначения (ARM Cortex-A) для выполнения тяжелых ОС (Embedded Linux, Android) и сетевых стеков.
Специализированные ядра (DSP, GPU, NPU) для обработки потокового аудио, видео и инференса нейросетей.

Разработка под такие платформы требует реализации межпроцессорного взаимодействия (например, через стандартизированный интерфейс RPMsg) и четкого разделения ресурсов на уровне аппаратуры.

Экосистема ОСРВ в 2026 году: Миграция на Zephyr RTOS

В ландшафте операционных систем реального времени (ОСРВ) происходит фундаментальный сдвиг. Долгое время удерживавший лидерство FreeRTOS, представляющий собой компактный и надежный планировщик задач с минимальным набором примитивов синхронизации, начинает уступать позиции в сложных связных проектах. На его место приходит Zephyr RTOS — комплексная программная платформа под эгидой Linux Foundation.

В таблице ниже приведено сравнение архитектурных подходов ОСРВ:

Параметр сравнения	FreeRTOS	Zephyr RTOS
Архитектурный статус	Легковесный планировщик (микроядро)	Полнофункциональная встраиваемая ОС
Управление аппаратурой	Прямой вызов функций вендорского HAL	Абстракция через Devicetree (DTS) и Kconfig
Встроенные стеки связи	Требуются сторонние библиотеки	Интегрированные стеки TCP/IP, BLE, Matter, Thread
Сертификация безопасности	Зависит от коммерческих версий (SafeRTOS)	Активная разработка пре-сертифицированного ядра (IEC 61508)
Простота интеграции	Экстремально высокая («скопировать 8 файлов»)	Требует изучения мета-инструментов (west, CMake)

Главное преимущество Zephyr заключается в разделении описания аппаратной конфигурации платы (через дерево устройств Devicetree) и логики приложения. Это позволяет бесшовно переносить прошивку между микроконтроллерами разных производителей (ST, NXP, Nordic, RISC-V платформы) без переписывания драйверов периферии.

Embedded Linux: Yocto Project против Buildroot

Для гетерогенных систем с поддержкой полноценных ОС семейства Linux выбор сборочного инструмента определяет весь жизненный цикл изделия. Борьба разворачивается между Yocto Project (OpenEmbedded) и Buildroot:

Buildroot. Ориентирован на простоту и минимализм. Сборка настраивается через меню конфигурации Kconfig (аналогично ядру Linux) и генерирует единый монолитный образ файловой системы (rootfs). Он идеально подходит для узкоспециализированных устройств с жесткими ограничениями по памяти, где не требуется динамическое обновление отдельных пакетов по воздуху.
Yocto Project. Мета-дистрибутив, использующий BitBake рецепты и концепцию слоев (layers). Он предоставляет неограниченную гибкость для создания кастомных Linux-дистрибутивов под семейства сложных продуктов с множеством аппаратных конфигураций (Multi-SKU). Yocto по умолчанию генерирует пакетную базу (deb/rpm/ipk), облегчает ведение списков уязвимостей (CVE) и генерацию детальных отчетов по лицензиям и программным спецификациям (SBOM — Software Bill of Materials), что критически важно в свете новых регуляторных требований по кибербезопасности, таких как европейский Cyber Resilience Act (CRA).

Кибербезопасность на уровне прошивки и отказоустойчивость хранения данных

Безопасность перестала быть опциональной надстройкой. Стандарты «Safe Systems» требуют реализации сквозной защиты :

Аппаратный корень доверия (Hardware Root of Trust): Использование выделенных криптографических сопроцессоров (TPM/HSM) для безопасного хранения ключей и подписей прошивки.
Безопасная загрузка (Secure Boot): Цепочка проверки целостности загрузчика, ядра ОС и разделов файловой системы.
Отказоустойчивость накопителей данных: В критически важных (mission-critical) системах сбои питания в момент записи могут привести к разрушению разделов NAND-памяти. Использование сертифицированных транзакционных файловых систем и специализированных программных драйверов флеш-контроллеров (уровня Tuxera EdgeFS и FlashFX Tera) гарантирует сохранность данных и мгновенное восстановление работы после аварийного отключения питания.

Глава 2: Технологический прогресс, методы проектирования и верификации FPGA

Индустриальная зрелость eFPGA

Рынок встроенных FPGA (eFPGA) демонстрирует стремительную динамику. Прогнозируется рост объема мирового рынка eFPGA с 147.6 млн в 2026 году до 417.0 млн к 2033 году с совокупным среднегодовым темпом (CAGR) 16.0\%.

Технология eFPGA IP позволяет интегрировать конфигурируемые логические матрицы непосредственно в состав ASIC или гетерогенных систем на кристалле (SoC). Это стирает границу между жесткой логикой микросхем специального назначения и гибкостью ПЛИС. Лидеры рынка (такие как Menta) поставляют eFPGA IP, которые компилируются с использованием стандартных кремниевых библиотек (Standard Cells) , обеспечивая легкий перенос проекта между полупроводниковыми фабриками без привязки к проприетарным макросам. Это гарантирует долгосрочный жизненный цикл изделий в аэрокосмической, оборонной и промышленной отраслях.

Сверхскоростные интерфейсы DDR5/LPDDR5 и проблемы целостности сигналов

Проектирование современных систем на базе высокопроизводительных ПЛИС (таких как семейства Altera Agilex или AMD Versal) требует интеграции внешних интерфейсов памяти стандартов DDR5 и LPDDR5. Работа на частотах свыше 3200 МГц (6400 МТ/с и более) выдвигает жесткие требования к проектированию печатных плат (PCB Layout) и обеспечению целостности сигналов (Signal Integrity — SI) и питания (Power Integrity — PI) :

Минимизация джиттера и intra-pair skew: Разница длин проводников внутри дифференциальной пары (например, в MIPI D-PHY или линиях тактирования DDR5) должна быть сведена к жестким пределам (менее 20 мил). Смещение фаз сигналов приводит к искажению «глазковой диаграммы» и лавинообразному росту битовых ошибок (Bit Error Rate).
Контроль импеданса: Трассировка дифференциальных пар должна обеспечивать строго постоянное волновое сопротивление (обычно 100 Ом для сигнальных линий или 90 Ом для USB). Любое изменение ширины проводников, зазоров или переход через слои без сохранения обратного пути тока создает скачок импеданса и переотражение сигнала.
Оптимизация переходных отверстий (Via Design): На частотах выше 10 ГГц сквозные переходные отверстия начинают работать как несогласованные длинные линии — шлейфы (stubs). Для их устранения применяется технология обратного сверления (Back-drilling), которая физически высверливает неиспользуемую часть металлизированной шахты отверстия, сдвигая резонансную частоту далеко за пределы рабочей полосы интерфейса.
Геометрия трасс: Полный отказ от изгибов проводников под углом 90^\circ. Применяются сглаженные изгибы под 135^\circ или скругленные трассы (Rounded Corners), минимизирующие локальное уширение проводника и связанные с ним паразитные емкости.

Высокоуровневый синтез (High-Level Synthesis — HLS)

Классическая разработка на языках описания аппаратуры (mRTL: VHDL, Verilog, SystemVerilog) характеризуется низкой продуктивностью и высокой сложностью верификации. В 2026 году технология высокоуровневого синтеза (HLS) окончательно перешла из разряда экспериментальных в категорию стандартных промышленных практик.

Инструменты HLS (AMD Vitis HLS, Intel HLS Compiler, а также развивающийся open-source проект Google XLS) позволяют описывать алгоритмическую логику на подмножестве языков ANSI C/C++ или SystemC. Компилятор HLS автоматически анализирует код, строит граф зависимостей данных, оптимизирует циклы (через конвейеризацию — Pipelining и развертку — Unrolling) и генерирует полностью детерминированный RTL-код, оптимизированный под конкретную архитектуру целевой ПЛИС.

Основные преимущества HLS:

Дизайн-исследование (Design Space Exploration): Изменение архитектурных директив (Pragmas) позволяет за секунды перестроить конвейер с упором на производительность (Latency) или на экономию ресурсов кристалла (Area).
Простота верификации: Отладка алгоритма выполняется на уровне C-симуляции (C-Simulation), которая проходит в тысячи раз быстрее, чем симуляция на уровне RTL.

Автоматизация верификации: UVM и модельно-ориентированный подход

Поскольку верификация занимает до 70\% общего времени проектирования ПЛИС, автоматизация этого этапа является залогом успешного выпуска продукта. В 2026 году стандартом верификации является :

Универсальная методология верификации (UVM): Объектно-ориентированная библиотека классов на SystemVerilog, реализующая создание самопроверяющихся тестовых окружений с генерацией случайных воздействий с ограничениями (Constrained-Random Testing).
Модельно-ориентированное проектирование в MATLAB и Simulink: Использование высокоуровневых математических моделей алгоритмов в качестве эталона (Golden Model). Среды MATLAB автоматически генерируют тестовые окружения SystemVerilog DPI-C (Direct Programming Interface), UVM-компоненты и поддерживают проведение полунатурного тестирования по технологии FPGA-in-the-Loop (FIL). Встроенные блоки FPGA Data Capture и AXI Manager позволяют инженерам осуществлять отладку и захват сигналов непосредственно в работающем кремнии на полной частоте без использования внешних логических анализаторов.

Непрерывная интеграция (CI/CD) в разработке ПЛИС

Сложные проекты на FPGA включают в себя сотни IP-ядер, софт-процессоры и встроенное ПО, что делает ручную сборку через графические интерфейсы САПР (Vivado, Quartus) неэффективной и рискованной. Современные команды используют полностью автоматизированные конвейеры непрерывной интеграции (CI/CD) на базе Jenkins или GitLab CI :

Все исходные файлы (RTL, C/C++ прошивки софт-ядер, скрипты ограничений.xdc/.sdc) хранятся в репозитории Git.
При каждом коммите сборочный сервер запускает консольные скрипты (Tcl, Python) для неинтерактивного синтеза, размещения компонентов и трассировки (Place and Route).
Выполняется автоматический статический временной анализ (Static Timing Analysis — STA). Если временные ограничения (Timing Closure) не выполнены, сборка помечается как аварийная.
Автоматически запускаются регрессионные тесты симуляции и генерируются отчеты об утилизации ресурсов кристалла. Это гарантирует воспроизводимость сборки (Binary Reproducibility) и сводит к нулю человеческий фактор перед передачей прошивки в производство.

Финансовые технологии: Сверхнизкие задержки на ПЛИС

В сфере высокочастотного трейдинга (High-Frequency Trading — HFT) задержка является главным конкурентным преимуществом. Классические программные решения на базе серверов с высокоскоростными сетевыми картами (NIC) имеют задержки отклика на уровне единиц микросекунд. Применение ПЛИС позволяет опустить этот показатель до субмикросекундного диапазона.

Аппаратные декодеры финансового протокола FAST/FIX, развернутые непосредственно на кристалле FPGA (например, Stratix IV или Kintex Ultrascale), осуществляют декомпрессию потока, синтаксический анализ сетевых пакетов Ethernet на лету и ведение книги ордеров с временем отклика менее 870 нс (Round-Trip Latency). Использование HLS в этой сфере позволило разработчикам описывать алгоритмы HFT на C++, сохраняя производительность ручного RTL-кодирования, но существенно сокращая циклы разработки.

Глава 3: Преодоление «долины смерти» аппаратных стартапов: Путь от прототипа к серийному производству

Проектирование с учетом технологических ограничений (DFM/DFMA и DFT)

Для аппаратных стартапов переход от работающего на столе макета (Proof of Concept) к серийному выпуску часто заканчивается финансовым крахом из-за игнорирования принципов DFM (Design for Manufacturing) и DFMA (Design for Manufacturing and Assembly). Макет, собранный вручную из готовых плат и компонентов с Amazon или SparkFun, не пригоден для автоматического монтажа на SMT-линиях завода.

Основные технологические вызовы и конструкторские решения:

Тепловой баланс и паяемость: Присоединение выводов мелких компонентов к массивным медным полигонам заземления или питания без использования тепловых барьеров (Thermal Relief Spokes) приводит к неравномерному прогреву при оплавлении в печи. Компонент приподнимается на одном конце из-за разности поверхностного натяжения припоя (эффект «надгробного камня» — Tombstoning).
Механические напряжения печатной платы: Размещение хрупких многослойных керамических конденсаторов (MLCC) вблизи линий скрайбирования (V-score) или фрезеровки мультиплаты приводит к микротрещинам в диэлектрике при разделении плат. Эти микротрещины проявляются как скрытые короткие замыкания в процессе эксплуатации устройства.
Анализ размерных цепей (Tolerance Stack-up): Необходимость точного расчета допусков размеров корпуса и печатной платы. Без этого при автоматической сборке на конвейере часть разъемов может не совпасть с вырезами в корпусе.
Проектирование под тестирование (Design for Testability — DFT): Интеграция в топологию платы выделенных тестовых точек (Test Points) для автоматического внутрисхемного тестирования (In-Circuit Testing — ICT) с использованием адаптеров типа «ложе гвоздей» или систем с летящими щупами. Без этого невозможно гарантировать отсутствие скрытых дефектов пайки в серийных изделиях.

Стратегия минимизации рисков цепочки поставок (Second Source)

Геополитическая турбулентность, торговые ограничения и квоты полупроводниковых фабрик делают закладку в проект единственного уникального компонента критической угрозой жизнеспособности продукта.

Современный системный подход к проектированию схемотехники включает :

Second Source (Альтернативные источники): На этапе подбора элементной базы для каждой ключевой микросхемы (контроллеры питания, приемопередатчики интерфейсов, операционные усилители) подбираются попиново (pin-to-pin) совместимые аналоги от других производителей.
Трассировка печатных плат под несколько типов корпусов (Multi-footprint Layout): Разводка посадочного места на плате таким образом, чтобы на него можно было без изменения топологии смонтировать микросхему как в корпусе SOIC, так и в корпусе QFN (в зависимости от текущего наличия на складах дистрибьюторов).
Миграция на альтернативные кремниевые платформы: Активный переход разработчиков на микроконтроллеры китайских вендоров (например, GigaDevice GD32 вместо дефицитных и дорогих STM32). Контроллеры GD32 предлагают аппаратную совместимость с ядром Cortex-M, привлекательную стоимость и высокую доступность.

Регуляторный вызов: Обязательная маркировка электронных компонентов в ЕАЭС

С марта 2026 года для контрактных производств и дистрибьюторов на территории Евразийского экономического союза (ЕАЭС) вводится обязательная государственная маркировка электронных компонентов. Под требования попадают печатные платы, светодиоды, разъемы и электромагнитные реле.

Для стартапов это нововведение несет серьезные последствия :

Рост себестоимости изделий из-за необходимости интеграции систем нанесения и считывания двумерных кодов (DataMatrix) на упаковочную тару и внедрения сквозного прослеживания в MES-системы контрактных сборщиков.
Усложнение логистических процедур при импорте комплектующих.

В этих условиях стартапам экономически нецелесообразно организовывать собственную сборку. Наиболее устойчивое решение — полная передача производственного цикла (EMS — Electronics Manufacturing Services) авторизованному контрактному производителю, который берет на себя все процедуры комплаенса и маркировки.

Экономика R&D аутсорсинга в Восточной Европе

Для технологических стартапов в США, Великобритании и странах Западной Европы содержание собственного полного штата инженеров (схемотехников, трассировщиков, FPGA-дизайнеров, программистов низкого уровня) экономически неэффективно. Это требует закупки дорогостоящего измерительного оборудования (осциллографов реального времени с полосой от 16 ГГц, анализаторов спектра), лицензий на САПР (Altium Designer, MATLAB, Cadence Stratus) и офисных площадей.

Передача разработки электроники на аутсорсинг в сертифицированные конструкторские бюро Восточной Европы (в частности, резидентам Парка высоких технологий Беларуси) предоставляет ключевые экономические выгоды :

Оптимизация затрат: Стоимость инжиниринговых услуг высокого класса в данном регионе составляет около 1/3 от стоимости услуг аналогичных команд в США или Великобритании.
Глубокая математическая база: Инженерные команды обладают сильнейшей подготовкой в области математического моделирования алгоритмов, цифровой обработки сигналов и оптоэлектроники.
Ускорение выхода на рынок (Time-to-Market): Доступ к готовым отработанным архитектурным блокам и собственным аппаратным платформам (System-on-Module) позволяет сократить фазу R&D в несколько раз.

Глава 4: Профессиональная экспертиза КБ «АКСОНИМ»: Архитектурные решения и аппаратные кейсы

Конструкторское бюро «АКСОНИМ» (основано в 2011 году, резидент Парка высоких технологий, Минск) обладает 15-летним опытом контрактной разработки и успешно реализовало более 150 комплексных проектов. Инженерный портфель компании наглядно иллюстрирует практическое применение передовых технологических трендов 2026 года.

Практические кейсы по направлениям разработки

1. Цифровая оптика и тепловизионный Image Fusion

Одной из ведущих компетенций КБ «АКСОНИМ» является разработка оптико-электронных приборов. Более 5 лет компания выступала R&D-партнером всемирно известного бренда YUKON, спроектировав электронику и встроенное ПО для линеек цифровых и тепловизионных приборов: Recon, Signal, Axion, Thermion, Sightline, Forward.

Инженерами КБ был реализован сложнейший математический аппарат слияния изображений (Image Fusion) видимого и тепловизионного диапазонов (LWIR 8--12 мкм) на базе ПЛИС:

Исходный кадр видимого диапазона высокого разрешения и кадр тепловизора декомпозируются в реальном времени с помощью направленного фильтра (Guided Filter) и алгоритмов детектирования значимости (Saliency Detection) на три составляющие: детальный слой (detail), слой тепловой значимости (saliency) и фоновый слой (background).
Расчет коэффициентов слияния и матрицы поворота R для компенсации параллакса выполняется по формулам:

где I — направляющее изображение, p — входное изображение, q — результат фильтрации, e — параметр регуляризации.

Синтез выполняется на базе ПЛИС XCZU15EG с кадровой частотой до 55 FPS для разрешений 640 * 470, обеспечивая выявление скрытых объектов в условиях дыма, тумана и встречной засветки при минимальном энергопотреблении.

2. Интеллектуальные бортовые системы БПЛА и робототехники

Для современных беспилотных комплексов КБ «АКСОНИМ» разрабатывает бортовые вычислительные модули, решающие задачи ИИ непосредственно на борту без передачи сырого видеопотока по радиоканалу :

Реализованы алгоритмы бортового сопровождения и классификации объектов (люди, транспортные средства, специальная техника).
Разработана система оптической навигации и автономной посадки БПЛА, функционирующая в условиях подавления сигналов GPS/ГЛОНАСС на основе анализа оптического потока.
Созданы помехозащищенные системы сжатия и передачи потокового видео по радиоканалу на дистанции до 100 км.

3. Промышленная автоматизация и лазерное сканирование

В сфере промышленного машинного зрения КБ «АКСОНИМ» спроектировало высокоточные 2D и 3D лазерные триангуляционные сканеры контроля качества сварных швов для автомобильной промышленности.

Архитектура системы объединяет скоростной КМОП-сенсор LUPA-300 (частота кадров до 250 Гц) с гетерогенным вычислительным ядром на базе процессора TI OMAP3530, сигнальных процессоров ADI Blackfin и ПЛИС Spartan 6 / Cyclone 3. На уровне ПЛИС реализованы алгоритмы субпиксельного выделения центра лазерной линии и детекции полезного сигнала на фоне бликов металла, обеспечивая точность пространственных измерений до \pm 0.5 мкм.

Для промышленных ПЛК инженерами компании был разработан и портирован BSP ОСРВ eCos 3.0, выполнено портирование рантайма CoDeSys под eCos и интегрирован стек PROFINET от SIEMENS.

Семейство готовых модулей System-on-Module (SoM) КБ «АКСОНИМ»

Для радикального сокращения времени проектирования устройств (Time-to-Market) стартапами, КБ поставляет линейку собственных малогабаритных процессорных модулей (SoM) :

MTAX-SOM-AM335x: Промышленный модуль на базе процессора TI Sitara AM335x (Cortex-A8). Оптимизирован под задачи автоматизации, поддерживает EtherCAT, Profibus, Profinet, CANopen. Поставляется с ОСРВ eCos 3.0 и встроенными драйверами отказоустойчивой файловой системы.
AX-SOM-BF609: Модуль на базе специализированного двухъядерного сигнального процессора ADI ADSP-BF609. Предназначен для систем прецизионной фильтрации сигналов, обработки звука и машинного зрения.
AX-SOM-XC7Z020: Производительная платформа на базе FPGA SoC Xilinx Zynq-7000 (2 ядра ARM Cortex-A9 + программируемая логика Artix-7). Является идеальным решением для Edge AI, бортовых систем БПЛА и скоростной обработки видео.
AXSY-SOM-SAMA5D3x: Ультранизкопотребляющий модуль на базе процессора Atmel SAMA5D3x для приборов с батарейным и автономным питанием.
AX-SOM-CL335x: Специализированный микромодуль для носимой электроники и IoT-сенсоров.

В условиях дефицита западных компонентов КБ «АКСОНИМ» активно оказывает услуги реинжиниринга: перенос схемотехники данных модулей на современные доступные китайские чипы-аналоги с полной адаптацией BSP и системного ПО.

Дата публикации: 15.06.2026

Тэги:

АКСОНИМ

Источник:
energobelarus.by

Компания:
АКСОНИМ ООО

Популярное в новостях

Популярное в аналитике